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内存条DDR2和DDR3的区别与联系上篇         ★★★★

内存条DDR2和DDR3的区别与联系上篇

作者:闵涛 文章来源:闵涛的学习笔记 点击数:932 更新时间:2010/6/12 22:08:47

  一、DDR2和SDR的区别

  DDR是一种继SDRAM后产生的内存技术,DDR,英文原意为“DoubleDataRate”,顾名思义,就是双数据传输模式。之所以称其为“双”,也就意味着有“单”,我们日常所使用的SDRAM都是“单数据传输模式”,这种内存的特性是在一个内存时钟周期中,在一个方波上升沿时进行一次操作(读或写),而DDR则引用了一种新的设计,其在一个内存时钟周期中,在方波上升沿时进行一次操作,在方波的下降沿时也做一次操作,之所以在一个时钟周期中,DDR则可以完成SDRAM两个周期才能完成的任务,所以理论上同速率的DDR内存与SDR内存相比,性能要超出一倍,可以简单理解为100MHZ DDR=200MHZ SDR。

  DDR内存不向后兼容SDRAM

  DDR内存采用184线结构,DDR内存不向后兼容SDRAM,要求专为DDR设计的主板与系统。

  二、DDR2的说明 

  DDR-II内存将是现有DDR-I内存的换代产品,它们的工作时钟预计将为400MHz或更高(包括现代在内的多家内存商表示不会推出DDR-II 400的内存产品)。从JEDEC组织者阐述的DDR-II标准来看,针对PC等市场的DDR-II内存将拥有400-、533、667MHz等不同的时钟频率。

  高端的DDR-II内存将拥有800-、1000MHz两种频率。DDR-II内存将采用200-、220-、240-针脚的FBGA封装形式。最初的DDR-II内存将采用0.13微米的生产工艺,内存颗粒的电压为1.8V,容量密度为512MB。DDR-II将采用和DDR-I内存一样的指令,但是新技术将使DDR-II内存拥有4到8路脉冲的宽度。DDR-II将融入CAS、OCD、ODT等新性能指标和中断指令。DDR-II标准还提供了4位、8位512MB内存1KB的寻址设置,以及16位512MB内存2KB的寻址设置。

  DDR-II内存标准还包括了4位预取数(pre-fetch of 4 bits)性能,DDR-I技术的预取数位只有2位。

  DDR3,最高数据传输速度标准较达到1600Mbps。不过,就具体的设计来看,DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲,DDR3是为了解决DDR2发展所面临的限制而催生的产物。

  由于DDR2的数据传输频率发展到800MHz时,其内核工作频率已经达到200MHz,因此再向上提升较为困难,这就需要采用新的技术来保证速度的可持续发展性。另一方面,也是由于速度提高的缘故,内存的地址/命令与控制总线需要有全新的拓朴结构,而且业界也要求内存要具有更低的能耗,所以,DDR3要满足的需求就是:

  更高的外部数据传输率

  更先进的地址/命令与控制总线的拓朴架构

  在保证性能的同时将能耗进一步降低

  为了满足上述要求,DDR3在DDR2的基础上采用了以下新型设计:

  8bit预取设计,DDR2为4bit预取,这样DRAM内核的频率只有接口频率的1/8,DDR3-800的核心工作频率只有100MHz

  采用点对点的拓朴架构,减轻地址/命令与控制总线的负担

  采用100nm以下的生产工艺,将工作电压从1.8V降至1.5V,增加异步重置(Reset)与ZQ校准功能。

  下面我们通过DDR3与DDR2的对比,来更好的了解这一未来的DDR SDRAM家族的最新成员。

  三、详细说明DDR3与DDR2的区别

  ①逻辑Bank数量

  DDR2 SDRAM中有4Bank和8Bank的设计,目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步,因此起始的逻辑Bank就是8个,另外还为未来的16个逻辑Bank做好了准备。

  ②封装(Packages)

  DDR3由于新增了一些功能,所以在引脚方面会有所增加,8bit芯片采用78球FBGA封装,16bit芯片采用96球FBGA封装,而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装,不能含有任何有害物质。

  ③突发长度(BL,Burst Length)

  由于DDR3的预取为8bit,所以突发传输周期(BL,Burst Length)也固定为8,而对于DDR2和早期的DDR架构的系统,BL=4也是常用的,DDR3为此增加了一个4-bit Burst Chop(突发突变)模式,即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输,届时可通过A12地址线来控制这一突发模式。而且需要指出的是,任何突发中断操作都将在DDR3内存中予以禁止,且不予支持,取而代之的是更灵活的突发传输控制(如4bit顺序突发)。

  接下篇…


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